【C13-1】HDLによる回路設計技術（Verilog－HDLを用いたFPGA設計技法)
| ｺｰｽ番号 | C13-1 |
| ｺｰｽ名 | HDLによる回路設計技術（Verilog－HDLを用いたFPGA設計技法) |
| 受講料 | 10,500円(税込) |
| 定員 | 10名 |
| 開催日 | 8月20日(木)、21日(金) |
| 訓練時間 | 9：30～16：20 2日間（12時間） |
| 会場 | 千葉キャンパス |
| 訓練内容 | ディジタル回路設計の生産性の向上をめざして、効率化、適正化、最適化（改善）に向けたＨＤＬによる回路設計実習を通して、ＨＤＬにおける階層設計法を理解し、FPGA応用回路の最適化に必要なハードウェア設計・開発技法を習得します。 【主な内容】 〇HDL(Verilog-HDL）の概要と設計の流れ 〇モジュール設計とテストベンチ(シミュレーション） 〇階層設計手法およびステートマシン設計 〇演習回路設計とFPGAへの実装 〇まとめ  |
| 使用機器 ･機材等 |
パソコン、開発ツール（Vivado），ＦＰＧＡボード(Artix-7） |
| 持参品 | 筆記用具 |
| その他 |