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在職者の方へ

コース番号 E1210 HDLによるLSI開発技術 中止

訓練日程
7/30,31
実施時間帯
9:15~16:00
総訓練時間
12時間
受講料
9,500円
定員
10名
対象者
 
「ディジタル回路設計技術」を受講された方、またはディジタル回路設計の知識を有する方。本コースの受講後、E1220の受講をお勧めします。
訓練内容

FPGAによる回路設計を始めたい方へ

ハードウェア記述言語(Verilog-HDL)の文法を理解し、ディジタル回路の基本回路である組合せ回路や順序回路について、シミュレーションおよび評価ボードを用いた実習を通して、FPGAによる回路設計を習得します。
段階的ステップセミナーの最初のコースとなります。

1. FPGA開発の概要
2. Verilog-HDLの基本構成
3. テストベンチ作成とシミュレーション
4. 組み合わせ回路
5. 順序回路
6. 総合実習

使用機器・教材
実習装置(FPGAボード)、パソコン(Windows 10)、開発ツール
持参品・服装
筆記用具
実施場所
第一実習棟202
備考
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