ステートマシンによる回路設計を学びたい
FPGA評価ボードを用いた実習を通して、Verilog-HDLによる回路記述やシミュレーション記述による設計手法を理解します。段階的ステップアップセミナーの３段目のコースとなります。
１．ステートマシンの概要
２．ステートマシンを利用した回路実習１
３．ステートマシンを利用した回路実習２
４．総合実習
コース番号 E1130 ＨＤＬによる回路設計技術（ステートマシン編） 中止
訓練日程
8/3,4
実施時間帯
9：15〜16：00
総訓練時間
12時間
受講料
10,000円
定員
10名
対象者
電子回路又は制御機器の設計・開発に従事する技能・技術者等であって、指導的・中核的な役割を担う者又はその候補者
訓練内容
使用機器・教材
実習装置（FPGAボード）、パソコン（Windows１０）、開発ツール
持参品・服装
筆記用具
実施場所
第一実習棟202
備考
対象者：「ディジタル回路設計技術」を受講された方、またはディジタル回路設計の知識を有する方。本コース受講後【コース番号】E1140の受講をお勧めします。