コースNO.T0061 / T0032　HDLによる回路設計技術（VerilogHDL編）
　使用機器：FPGAターゲットボード（Basys3)、FPGA設計ソフトウェア（Vivado2020)

コース概要

• 定員：10名
• 受講料：7,000円
• 講師：関東職業能力開発大学校　講師

コース名	HDLによる回路設計技術（VerilogHDL編） 　使用機器：FPGAターゲットボード（Basys3)、FPGA設計ソフトウェア（Vivado2020)
実施日	T0061: 6/15(土), 6/22(土) T0032: 3/8(土), 3/15(土)
時間帯 / 日数 / 時間	9:30－16:30 / 2日間 / 延12時間
ねらい	ディジタル回路設計の生産性の向上をめざして、効率化、適正化、最適化（改善）に向けたＨＤＬによる回路設計実習を通して、ＨＤＬにおける階層設計法を理解し、ＰＬＤ応用回路の最適化に必要なハードウェア設計・開発技法を習得する。
対象者	電子回路又は制御機器の設計・開発に従事する技能・技術者等であって、指導的・中核的な役割を担う方、又はその候補の方
内容	１．HDLと階層設計の概要 ２．シミュレーションから実機実装まで 　　モジュール設計、テストベンチ作成とシミュレーション ３．階層設計 　　カウンタ回路の製作 ４．表示器（7セグメントLED)制御回路制作実習 ５．まとめ