Verilog-HDLを使用し、組合せ回路および順序回路、シミュレーション、制約ファイル設定等を体系的に習得するコースです。
FPGAを用いたデジタル回路設計の開発技法を学びます。
- 教科項目・内容
- Verilog-HDL概要
- Verilog-HDLの基本文法/開発ツールを用いた回路設計フロー
- 開発環境と設計フロー
- 統合開発環境（IDE）の設定/プロジェクト作成/ソース追加/合成・配置配線の流れ
- 組み合わせ回路の記述方法
- 回路図からVerilog記述へ変換する手順/assign文による組み合わせ回路
- 順序回路の記述方法
- always文（クロック同期）を用いたフリップフロップ記述
- 制約ファイルの記述方法
- ピン配置（FPGA端子）とHDLポートの対応付け
- テストベンチの記述方法
- テストベンチの基本構造/シミュレータの操作手順
- FPGAのコンフィグレーション
- bitファイル生成までの処理フロー/実機FPGAを用いた動作確認手順
