本文です
トップへ戻る
グローバルメニューへ

在職者の方へ

コース番号 E0712 HDLによる回路設計技術(ディジタル回路設計 VHDL編) 受付を終了しました

訓練日程
11/27,28,29
実施時間帯
9:15~16:00
総訓練時間
18時間
受講料
14500円
定員
10名
対象者
基本的なディジタル回路がわかる方、回路の集積化をめざす方
訓練内容

FPGAのハードウェア概要やHDL記述のルール、開発環境等を理解し、システム開発の効率化に必要な設計手法を実践的に習得します。

1.HDL(ハードウェア記述言語)による開発
 (1)ハードウェア概要
  イ.FPGAの特徴
  ロ.FPGAの構造
 (2)開発フロー
  イ.論理合成
  ロ.配置配線
 (3)HDL記述のルール
  イ.HDL概要
  ロ.HDL構文
 (4)組合せ回路実装実習
  イ.セレクタ
  ロ.マルチプレクサ
  ハ.エンコーダ、デコーダ
  ニ.演算回路
 (5)順序回路実装実習
  イ.フリップフロップ
  ロ.レジスタ
  ハ.カウンタ
  ニ.ステートマシン
 (6)シミュレーション実習

2.設計のポイント
 (1)階層設計
 (2)同期設計
 (3)ステートマシン設計

3.総合実習
 (1)詳細設計
 (2)HDL記述
 (3)動作確認とデバッグ

使用機器・教材
開発用ターゲットボード
<ソフト>統合開発環境(Xilinx社製)
持参品・服装
筆記用具
実施場所
ポリテクセンター関東
備考
予定講師:ポリテクセンター関東 講師
ページの先頭へ
グローバルメニューへ戻る
本文へ戻る