5D143　HDLによる回路設計技術＜VerilogHDLによるFPGA開発＞

コース番号 5D143
コース名 HDLによる回路設計技術＜VerilogHDLによるFPGA開発＞
コース概要

ディジタル回路設計の生産性の向上をめざし、効率化、適正化、最適化（改善）に向けたHDLによる回路設計実習を通して、HDLにおける階層設計法を理解し、PLD応用回路の最適化に必要なハードウェア設計・開発技法を習得します。

  1. コース概要及び留意事項
  2. HDLと階層設計の概要
  3. シミュレーションから実機実装まで
  4. 階層設計
  5. 表示器制御回路製作実習
  6. まとめ
使用機器等 FPGA評価ボード、パソコン一式、開発環境、ブレッドボード、オシロスコープ
担当講師 中国能開大　電子情報系　講師
受講料 14,500円
定員 10名
受講者持参品 筆記用具
日程 2日間　2025年1月29日（水）、30日（木）　9：30～16：30
コースは、諸事情により中止・変更となる場合があります。