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受講料
8,500円
日程
2024/1/20(土),27(土)
定員
10名
時間
9:00～16:00(計12時間)
主な使用機器
パソコン、DE10-Lite、Quatus Prime(Intel)
訓練内容
ディジタル回路設計の生産性の向上をめざして、効率化、適正化、最適化（改善）に向けたＨＤＬによる回路設計実習を通して、ＨＤＬにおける階層設計法を理解し、ＰＬＤ応用回路の最適化に必要なハードウェア設計・開発技法を習得します。
①HDLと階層設計の概要
②シミュレーション実機・実装
③階層設計
④表示器回路設計製作実習
⑤まとめ
*セミナーで使用する持参品等は、受講票でご確認ください。
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