ハードウェア記述言語（Verilog HDL）によるディジタル回路の設計手順を習得することを目標とします。VHDL言語の文法解説と組合せ論理回路、フリップフロップ回路、カウンタ回路などのハードウェアのプログラミングをFPGA ボードを用いて習得する内容となっています。
１．HDL について
２．FPGA について
３．組合せ回路の記述法
４．順序回路の記述法
５．カウンタ回路の記述法
コース番号 P2051 P2051_ＨＤＬによる回路設計技術
訓練日程
7/10（水）,11（木）
実施時間帯
9:15～16:00
総訓練時間
12時間
受講料
10000円
定員
10名
対象者
電子回路又は制御機器の設計・開発に従事する技能・技術者等であって、指導的・中核的な役割を担う者又はその候補者
：「ディジタル回路設計技術」を受講していることが望ましい
：「ディジタル回路設計技術」を受講していることが望ましい
訓練内容
使用機器・教材
ＦＰＧＡ評価ボード、パソコン、各種工具、その他
持参品・服装
筆記用具
実施場所
ポリテクセンター京都
備考