| 【コース名】 | 【定員】 | 【受講料】 | コース番号 | 日程 |
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| Verilog-HDLによるLSI（FPGA）開発技術 | 10人 | 25,000円 （税込） | E2051 | 7/12,13,14 |
| コース内容 | 持参品 | |||
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【訓練内容】 論理回路設計の経験者を対象に、FPGAの評価ボードを通して実習することにより、Verilog-HDLによるLSI(FPGA)開発技術を習得します。FPGAの設計フロー及び、Verilog-HDLの文法事項と設計手順までを学習し、具体的にFPGAの評価ボード上に設計することにより、実務レベルですぐに役立つVerilog-HDL記述によるハードウェア設計手法を習得します。 １．FPGA開発フロー （１）トップダウン設計の概要 （２）ハードウェア記述言語 ２．Verilog-HDL詳細 （１）Verilog-HDL概要 （２）Verilog-HDLの文法 ３．実習 （１）論理シミュレータの使い方 （２）カウンタ、デコーダの作成と論理シミュレーション ４．テストベンチの考え方 （１）テストベンチ作成上の注意点 （２）テスト項目の洗い出し ５．Verilog-HDLの代入文 （１）ブロッキング代入文(＝) （２）ノン・ブロッキング代入文(＜＝) （３）動作の違いの確認実習 ６．論理合成とRTL記述 （１）論理合成ツール概要 （２）スタティックな遅延解析と単相同期設計 （３）順序回路と組み合わせ回路のRTL記述例 ７．実習：その2 （１）論理合成ツールの使い方 （２）カウンタ、組み合わせ回路を使った論理合成の試行 ８．RTL記述の注意点 （１）論理合成によるリソースシェアリング （２）RTL記述とゲート記述のシミュレーションの違い （３）順序回路と組み合わせ回路を意識した記述の仕方 ９．総合演習 （１）10進アップダウンカウンタ （２）スロットマシン 【前提知識】 「デジタル回路設計技術」を受講された方、または、論理回路の設計経験（同期カウンタ回路がわかる程度の知識）がある方 【使用機器】 FPGA評価ボード、FPGA開発ツール、Verilogシミュレータ 【担当講師】 鳥海 佳孝（設計アナリスト） |
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